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ncverilog教學 在 Re: [請益] 數位需要會哪些技能？ - 看板Tech_Job 的推薦與評價


作者bcew (bcew)
看板Tech_Job
標題Re: [請益] 數位需要會哪些技能？
時間Thu Jun 27 12:33:25 2019

Hi,
剛好有要回答別人打到一半的文件,
趁這次整個打完,
根據我公司的SSD IC開發流程，
簡單跟你說說需要哪些技能吧,
你就看看會不會做,不會的就是該學的.

(1) 規劃階段
這主要是主管,PM,和資深工程師的事,
先決定有哪些規格,
例如NVMe要支援到哪個版本,
有甚麼Optional能力
Flash要支援那些種類,
Performance要達到多少,
再來看看現有的IP夠不夠用,
不足的部分是要自己做,還是買新IP

這階段需要的技能，
就是各domain的深度和廣度,
靠持續的學習沒捷徑



(2) 前端階段
就是撰寫RTL code把整個IC實現,
建立開發環境,整合各個IP,
驗證各項功能
這階段是主要工作,需要的技能如下

(a) RTL coding
Verilog語法特性是基本常識,
(其他RTL像VHDL也一樣)
請不要把寫verilog當成寫軟體,
最好知道自己寫的每一行,
會合成出甚麼電路,
進一步要懂跨clock domain怎麼sync.

(b) verificaiton by simulation
用NCverilog或VCS之類的跑模擬,
建test bench來驗證功能,
如果會用SystemVerilog,
或甚至UVM來加強/加速驗證也不錯

(c) verification by FPGA
把RTL燒進FPGA做功能性和大量驗證,
因為速度上不了ASIC的速度,
所以只有功能性,
要上去得要超貴的emulator,
大量資料是因為simulation跑個1ms,
就要半小時一小時,
用FPGA burn in跑個三天三夜都可以.

要燒進FPGA,
使用的tool要看FPGA品牌,
我公司用的是Xilinx,
使用的就是它家的Vivado,
原本可以從頭到尾都靠Vivado,
但為了更好的Synthsis結果，
我們有換Synplify.

(d)簡單C語言能力
如果有和FW合作,
自己負責的IP有時總是要和FW debug,
所以要基本的看得懂他們在做什麼事,
如果可以,能看懂assembly code更好,
因為那才是CPU真正做的事,
有時候因為筆誤，
還是preprocesser directives,
會和C code要做的不一樣.



(3) 後端階段
RTL開發到一定程度,
就會開始走design flow,
(各公司有自己的名字)
先決定好SRAM的大小,數量,和形狀,
然後進行LEC, synthesis, P&R, STA...
如果公司夠大這些有另外的人負責,
數位IC工程師要做的,
就是當design flow的人在說timing不行,
像是進出SRAM的timing太差,
或是DFF a到DFF b的距離太長,
就要想辦法加DFF,
或改設計讓timing能過.

再來走到更後面,
當netlist的timing資訊抽出來了,
就要進行post-simulation,
和verificaiton by simulation差不多,
只是要在verilog描述掛sdf檔,
這時候會遭遇通常不是行為錯,
而是SRAM output或沒reset的DFF,
所產生的unknown會傳遞到整個電路,
要從一片紅的波形逐個往前追到源頭.



(4) ASIC階段
後端人員解完所有timing,
前端人員跑完各製程corner的post sim,
就可以送到晶圓廠投片,
大家開心放假了,
等wafer出來,要先做CP測試,
封裝後還有FT測試,
這個都是前端階段由比較資深的人加進去的基本測試電路,
可以刷掉因為製程或封裝造成的損傷.

等Chip回到公司那天，
第一步先讓chip能正常動,
板子上錯件,接錯線,
各種人類可以造成的錯誤都有可能,
再來就是FPGA跑過的各種unit test, burn in test都接著跑,
最後還有各種相容性測試,
各客戶平的的問題,
都是見招拆招,和FW一起debug
(通常FW會先自己弄,他們比較辛苦).



大概就是這樣,
碩班會有超大型積體電路設計的課,
記得要修,
實驗室有規定要CIC投片才能畢業的,
可以學更多(應徵面談加分),
如果可以，碩班學歷洗高一點，
應徵第一份工作有幫助。

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.139.46.30 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1561610007.A.C92.html
推 s5517821: 推 精闢 06/27 12:47
推 smalljacky03: 好文推 06/27 12:48
推 cherish0102: 好文推 06/27 12:52
推 leoloveivy: 推 但我投片都講下線哈哈哈害我想到26流片 06/27 12:58
推 csgod1325: 原po是個人才 這篇把所有fabless要做的都講完了 06/27 13:04
推 catslave6: 好文推喔 06/27 13:09
推 qazsedcft402: 大陸豬屎屋表示 馬的直接買ip比較快啦 06/27 13:09
推 yeh6476: 好文推一個 06/27 13:09
→ csgod1325: 學歷唸高點比較實際 一般公司一個BU也才50個左右RD， 06/27 13:09
→ csgod1325: 學歷絕對是基本門檻 06/27 13:09
→ csgod1325: 像我學歷不好，中字雜魚只能待後段幫RD打雜QQ 06/27 13:10
推 chucps20605: 好文推 06/27 13:14
推 loveices: 大陸不是直接買IC 把mark洗掉換自己的嗎 哈哈哈 06/27 13:15
推 qazsedcft402: 那他們只需要很屌的封裝廠就可以贏得半壁江山惹 06/27 13:17
噓 Battie: 豬屎說要會那麼多 學歷還要高 可是賺的有比GG設備多嗎? 06/27 13:26
推 michaelgodtw: 推，系統商打雜 06/27 13:29
→ csgod1325: 賺的當然沒gg多，不過分的比gg 多就行 06/27 13:30
推 autbb: 推 06/27 13:30
推 KernelChen: 推! 不過跟系統廠好像 只是產品不一樣 06/27 13:32
→ KernelChen: 通訊晶片也是這樣嗎? 06/27 13:34
→ wbw: 系統廠都抄抄公板接接線 哪裡像了？ 06/27 13:43
推 vvvxxx: 好文推 06/27 13:49
推 lucky9527: 借問一下 post sim時跨clk domain造成的unknown propa 06/27 14:02
→ lucky9527: gation 通常大家是怎麼解的？ 出現再針對該DFF設noti 06/27 14:02
→ lucky9527: mngcheck？ 06/27 14:02
推 vivid23: 是滴。最多是用比較聰明的方法去撈出哪些要加 no timing 06/27 14:24
→ vivid23: chk 06/27 14:24
推 po1379: 推 06/27 14:58
推 wta470: 值得推！ 06/27 15:08
→ Qoofate: GG打雜 CP質高 假RD自high 06/27 15:25
推 ps0411: 原PO少提到了 clock tree, reset tree, DFT, LPF.... 06/27 15:41
→ ps0411: cross clock domain 的 FF 可以用 DC script report 出來 06/27 15:44
→ ps0411: ，再加 notimingcheck 06/27 15:44
→ ps0411: 如果是大公司應該會有CDC Flow 06/27 16:03
推 mouse952715: 推好文 06/27 16:11
推 stkeiko: 回樓上的..第一級的async的DFF..命名帶關鍵字..之後用per 06/27 16:33
→ stkeiko: l 在sdf把這些撈出來 timing修成0.. 06/27 16:33
推 suninrain: 好文~ 06/27 17:04
推 tkhan: 原po os：還是去GG輪班好了 06/27 17:10
推 boss0405: 說和系統廠像的應該是看不懂這篇在寫什麼吧... 06/27 17:18
推 conbanwa: 推 06/27 17:46
→ iptt33: 好文推 06/27 18:49
推 j022015: 應該入精華 06/27 18:55
推 callmeryan: 好文 06/27 19:11
推 robert0934: 推好文 06/27 19:15
推 zoology60: 推 06/27 19:25
推 ftvs: 大一，想考碩士的學生應該看到這篇少走許多冤枉路 06/27 19:43
推 Kaiii0618: 推個 06/27 20:05
推 unknow: U質推 06/27 20:26
推 FTICR: 好文 06/27 23:06
推 max02115: 謝謝分享,後悔當初沒走IC,現在只能期望能進豬屎打雜 06/28 00:13
推 kkithh: Async的unknown喔，有一招看你敢不敢 06/28 00:21
→ kkithh: 直接改DFF verilog model,把primitive內 06/28 00:22
→ kkithh: Metastable從unknown改成unchange 06/28 00:23
推 lovemost: 豬屎屋的RD，大部分是有比GG設備多的啦 06/28 01:39
推 AdamChiau: 謝謝你回答我～～ 06/28 04:03
推 Qcloud: 中國人表示：狼性就是直接copy 06/28 06:23
推 st903202xp: 推 06/28 09:20
推 futaba: 好文..推 06/29 15:49
推 baimuchi: 推 謝謝優質好文 06/30 10:06






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This document explains how to use Synopsys® VCS®, Cadence® NCVerilog®, Cadence NC-VHDL®, and Aldec Riviera Pro® and Active-HDL® software to simulate designs ...

#64. Ncverilog 的一些經驗 - 研發互助社區

Ncverilog 的一些經驗,.1.Verilog和Ncverilog命令使用庫文件或庫目錄 ex).ncverilog-frun.f-vlib/lib.v-ylib2+libext+.v //一般編……

#65. nc verilog 教學– verilog always 語法 - Chezmoer

nc-sim （irun和verdi ncverilog，. nc verilog 教學. 添加支持Verilog-2001 标准的设置设置完成后，就能正常导入文件，进行仿真和调试了，导入方法是点击工具栏 ...

#66. Verilog語言- 中原大學自控社

自控社教學區 · Verilog · Ch1_Verilog基本簡介 · Ch2_Verilog資料型態 · Ch3_邏輯閘層次Gate Level · Ch4_資料流層次Dataflow Level · Ch5_行為層次Behavior Level.

#67. Ies 是什麼

代表工具，ncverilog。 ... 其他類似的教學文件教師授權功能與SketchUp Pro專業版授權相同且為免費,有效期為自購買之日起一年(僅限申請一次) Android, ...

#68. NC-Verilog仿真详解_文档之家

NC-Verilog 仿真详解的内容摘要：ncverilog仿真详解发表在ASIC/FPGA/汇编,学习笔记,编程开发|由阿布|十一月26,2011|0标签:ncverilog,仿真数位IC工具简介——Simulator ...

#69. 數字IC小白起步(一) - 程式人生

NCVerilog / VCS/ ModelSim · SimVision/ DVE/ Verdi · Vim/ Emacs · SVN/ CVS/ Git · Microsoft Office.

#70. ius仿真

早期的IUS，使用ncverilog，進行單步仿真模式，ncverilog，內部會自動 ... 主講PCB天線設計和HFSS仿真分析實例—中文視頻培訓教程HFSS培訓教程套裝, HFSS教學課程合集.

#71. quartus modelsim 教學– modelsim download - Seacrsas

OpenCV 24,8 + mac Xcode 5,1 安裝教學Sublime text Package for Arduino Sublime Text for ... 但，上面提到的VCS或者NCVerilog等软件是没有Windows版本的，只有.

#72. NCVerilog设计秘诀与点评- cscis的日志 - 21ic电子技术开发论坛

Single-step invocation: ncverilog : a parser called ncvlog; an elaborator ... The NC-Verilog simulator command language is based on Tcl.

#73. eda cloud教學 - 軟體兄弟

eda cloud教學,在EDA Cloud 執行Cell-base Flow 其實與傳統流程相似，但仍有一些操作. 細項略微不同， ... 1 Simulation Tool – NC-verilog/VCS/Modelsim.

#74. System Verilog Testbench Tutorial

Right to Copy Documentation. The license agreement with Synopsys permits licensee to make copies of the documentation for its internal use only.

#75. 4 對1 多工器

[Verilog入門教學] 本篇#5 四位元漣波進位加法器4-bit ripple-carry ... Introduction使用環境：NC-Verilog 5.4 + Debussy 5.4 v9 + Quartus II 8.

#76. EDA cloud Cell-base Flow 使用說明在EDA Cloud 執行Cell ...

... 也與以往操作模式一樣1.2 使用NC-Verilog 作模擬Rncverilog -f vlog.f 1.3 使用VCS ... 3 月1 日12:30-14:30 1 号教学楼102 应用电子J101 EDA 技术的应用2 3 月1.

#77. verilog 教學Chapter - Ndkegd

字母值在Verilog中，若要和軟體語言合作，由於NC-Verilog使用了Native Compile Code 的技術來加強電路模擬的效率，type_ZmFuZ3poZW5naGVpdGk，程式開發與debug，那接 ...

#78. 探討意思

除了上面文章內容，你還可以參考下方更多相關英文教學。 ... 要的，因此我們實際在Quartus II跑看看，看看經過P&R之後，是否與NC-Verilog的結果一樣， ...

#79. Orcad annotate教學| 世紀帝國2 hd 硬碟版

Orcad annotate教學. ... Ensemble, NC Verilog, OpenBook online documentation library, Orcad, ... Cadence Allegro 培训套装，视频教学，直观易学.25 окт.

#80. 使用MakeFile執行NC-Verilog - 科技難.不難

使用MakeFile執行NC-Verilog. 使用 NCLaunch編譯時在操作滑鼠點選要編譯的Verilog檔案與選取Testbench檔案比較花時間，改用MakeFile會比較節省時間。

#81. 一定學得會!!! 在vscode上架設易於開發verilog/system ... - Dcard

在vscode上架設易於開發verilog/system verilog的環境之教學(win10環境). 交通大學. 2021年5月7日22:32. 會想寫這篇文章的起因是本魯在交大上過一些需要編寫verilog ...

#82. [筆記] 在VSCode 設定Verilog 開發環境| Cavern.sigma

... 來編譯預設輸出到 a.out 可以加 -o <name> 來指定輸出檔名接著就可以使用 vvp a.out 來執行不過在工作站上面用 ncverilog 還是比自己電腦快多了(.